2017年
画素/DRAM/ロジック 3層積層型
CMOSイメージセンサー開発(ソニー)

~個別半導体・他~


モバイル用途向けのCMOSイメージセンサーは、画素とロジックを積層した2層積層型CISの開発により、撮像特性の改善と新機能搭載を実現した(1)(2)。 画素とロジックウェハを別々に作製して接合し、各々のウェハに最適化したプロセスが可能である。これにより画質向上だけではなく、先端のロジックを利用でき、 ハイダイナミックレンジ(HDR)動画や像面位相差AF処理機能等の高機能回路が搭載された。積層型CISは、画素ウェハとロジックウェハを高精度に接合する技術と電気的に接続する シリコン貫通ビア(TSV)技術開発により実現できた。しかし、これまでのCISは画素からの信号がロジック回路で処理され、I/Fから順次出力されるため(図1(a))、CISの読み出し速度は出力I/Fの速度で制限され、 高速化出来なかった。その結果、一例として、全画素読み出し速度を30fpsまでしか早くできず、図1(b)に示す様に最初と最後に読み出した画素の時間差により、ローリングシャッター歪が発生していた。 図1(c)に示す様に、画素からの信号を一時的に保存するDRAMを搭載することでI/Fのスピードに影響を受けず、読み出し速度を上げることができる。 その結果、120fpsで読み出し、ローリングシャッター歪を低減したCISを開発できた(図1(d)) (3)(4)
この3層積層型CIS開発のポイントは下記である。

  1. 画素/DRAM/ロジックのウェハ3枚を接合する技術の開発(図2)。
    量産性を損なわず、積層チップの製造方法を確立した。
  2. DRAM Si基板を特性維持したまま約3μmまで薄肉化可能な技術開発。
    3層積層にも関わらず、2層積層品と同じチップサイズ、同じ厚さを実現した。
  3. ウェハ間の電気的接続で2段のTSVを開発し、低抵抗、低寄生容量を実現(図3)。 DRAM-ロジック間で、高帯域、低消費電力の通信を実現した。

上記技術により、画素から高速読み出しが可能となり、ローリングシャッター歪を抑えた映像を実現した(図1(d))。また、フレームメモリ上に、960fpsの高速HD動画を保存し、MIPIのvirtual channelを利用し、30fpsの映像の間に出力し、動画を再構成する、また、動体検出を組み合わせ、auto trigger 機能を搭載したsuper slow movieを実現した(図4(5) )。

本デバイスにより、デバイス内部で画像処理が可能となる新しい機能を提案できるようになった。
異種デバイスを組み合わせる3次元積層半導体本来の特徴を活かし、新しい可能性を実現した製品である。


図1:通常のCISと3層積層CISとの違い (提供:ソニー株式会社)


図2:3層積層CMOSイメージセンサ概念図 (提供:ソニー株式会社)

 

図3:3層積層CIS断面SEM (提供:ソニー株式会社)

 

図4:Super slow motion 動作 (提供:ソニー株式会社)

 


【出典】
[1] Shunichi Sukegawa et al.,” A 1/4-inch 8Mpixel Back-Illuminated Stacked CMOS Image Sensor”, ISSCC 2013 Session 27.4
[2] Taku Umebayashi,” 3D Stacked CMOS Image Sensor Exmor RSTM”, ISSCC 2014 Forum F2
[3] Tsutomu Haruta, et al., “A 1/2.3inch 20Mpixel 3-Layer Stacked CMOS Image Sensor with DRAM,” ISSCC, 4.6, pp.76-78 (Feb. 2017)
[4] Hidenobu Tsugawa, et al., “Pixel/DRAM/logic 3-layer stacked CMOS image sensor technology”, IEDM, 3.2, pp.56-59 (Dec. 2017)
[5] ソニー ニュースリリース、“DRAMを積層した3層構造のスマートフォン向けCMOSイメージセンサーを開発”、(2017年02月07日)
https://www.sony.co.jp/SonyInfo/News/Press/201702/17-013/

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【最終変更バージョン】
rev.001 2018/4/1