1999年 電子ＳＩプロジェクトスタート（ASET) 〜パッケージング〜

日本各社の半導体事業が厳しくなるとパッケージ開発費の各社負担が重くなってきたことから、国内半導体各社は、21世紀を牽引するパッケージ実装技術に注目した国家プロジェクトを設定し開発を進めた。この「3次元実装プロセス」開発プロジェクトはＴＳＶ（Through Silicon Via）技術を中心として開発した。開発期間は平成11年（1999年）から平成15年（2003年）の5年間行われ、ＣＣＤカメラモジュールなど試作を行った。 開発推進部隊はＡＳＥＴ（超先端半導体研究組合）の電子ＳＩ（Ｓｉｌｉｃｏｎ Integration)グループであった。 左図は、ＴＳＶ法による多素子積層試作例であり、中央図は多層積層試作写真、右図はＣＣＤ素子への適用試作例である。 このプロジェクトのＴＳＶ法による素子積層化技術は、ムーアの法則と呼ばれる微細化プロセスの限界に挑戦したパッケージ技術で、その後ＤＲＡＭ素子多層化による大容量メモリへの道を模索するものとなった。

【参考文献】 「ＡＳＥＴ　電子ＳＩ　報告書」 【移動ページ】 パッケージング/該当年代へ 【最終変更バージョン】 2010/10/26